Enhanced Serial Peripheral Interface (eSPI)

 

Der Branchenführer Intel definiert den neuen eSPI-Standard als Verbesserung von Datentransaktionen mit geringerem Stromverbrauch und geringeren Kosten. Hersteller können diesen leicht - auf Chip-, Board- und Systemebene - in ihre Produkte integrieren.

 

eSPI_Aufbau2

 

Funktionen

Insgesamt umfassen die Funktionen eine Vierdraht-Schnittstelle (Empfangen, Senden, Clock- und Slave-Auswahl) und drei Konfigurationen:

  • Single IO (or standard IO): Clock, Chip-select, Uni-directional data signal (MOSI), Uni-directional data signal (MISO)
  • DUAL IO: Clock, Chip-select, Bi-directional data signal (IO0), Bi-directional data signal (IO1)
  • QUAD IO: Clock, Chip-select, Bi-directional data signal (IO0), Bi-directional data signal (IO1), Bi-directional data signal (IO0=2), Bi-directional data signal (IO3)

 

Grundlage SPI

SPI-Geräte kommunizieren im Vollduplexmodus unter Verwendung einer Master-Slave- Architektur (alternative Terminologie als Haupt- und Sekundärsprache) mit einem einzelnen Master. Das Master-Gerät erstellt den Frame zum Lesen und Schreiben. Mehrere Slave-Geräte werden durch Auswahl einzelner Slave-Select- Leitungen (SS), manchmal auch Chip-Select-Leitungen (CS) genannt, unterstützt.

eSPI_Master_Slave

 

eSPI: Wo liegen die Vorteile gegenüber anderer Bussysteme?

 

Mit seinem erheblich geringerem Spannungspegel von 1,8 V zu 3,3V, seiner niedrigen Pin-Anzahl sowie doppelt so schneller Arbeitsfrequenz von 66 MHz gegenüber 33 MHz, sind die technischen Forschritte des neuen Standards eSPI enorm. Aufgrund dieser technischen Vorteile soll eSPI die LPC-Schnittstelle (Lower Pin Count) ersetzen, das seit über 15 Jahren auf dem Computermarkt eingesetzt wird und als gängiger Standard gilt.

Der niedrigere Signalpegel verringert die benötigte Leistung. Es unterdrückt auch das Signalrauschen, das häufig bei höheren Taktraten auftritt. Die verringerte Pinanzahl verringert die Anzahl der Leiterbahnen, die auf der Leiterplatte benötigt werden. eSPI benötigt maximal 8 Pins für einen Slave: Chipauswahl, Clock, 4 Datenleitungen, Alarm (optional) und Reset.
Die beschleunigte Taktrate ermöglicht mehr Bandbreite für die Datenübertragung und schnellere Operationen: 4x 66 MHz.

Um die Produktanforderungen zu erfüllen, können Systementwickler die maximal zu unterstützende Taktrate auswählen: 20, 25, 33, 50 oder 66 MHz.
Mit der Stabilität eines definierten branchenweiten Standards kann das eSPI die zukünftige Entwicklung von Client- und Serverplattformen, einschließlich der Peripheriegeräte und des Speichers, über viele Jahre hinweg unterstützen.

 

 

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